“这位同学，能占用你一点时间吗？我希望能跟你讲一下IC设计中的必备技能—FIFO”
FIFO是什么？
First in, First out
代表先进的数据先出 ，后进的数据后出，它代表的是一种先进先出的设定。
在现代集成电路芯片中，随着设计规模不断扩大，一个系统里往往含有数个时钟，理想状态下我们希望所有数据传输都可以同步进行的，但设计终究不是理想化的，多时钟域的产生必然会引出一个问题：如何设计异步时钟之间的接口电路？
这个时候，异步FIFO的价值和意义就显露无疑，大多数情况下我们所讨论的FIFO都是异步FIFO。
基本上所有IC设计的岗位，FPGA也好、数字IC也好、设计也好、验证也好，都需要对FIFO有足够的掌握。
如果说，Verilog是IC设计门槛的话，那FIFO就是让你更上一层楼的阶梯。
无论你是科班同学，还是非科班转行，只是掌握数电模电，Verilog还远远不够。
企业需要考核的知识技能有很多，显然FIFO就是最多问到的知识之一。
根据过往经验看，海思、字节跳动、阿里平头哥等大厂在面试时都提问过关于FIFO的相关问题。FIFO对于芯片工程师的重要性可见一斑。
相信大家平时所搜集的IC笔试题和面试题中，自然也少不了FIFO的身影：
你对fifo熟悉吗？谈谈如何判断fifo的空满状态？
fifo有同步的和异步的，它们有什么区别？
对于异步fifo，如何处理空满时的同步问题？还可以采用什么方法？
。。。
试问，以目前你所掌握的知识，是否能在面试的时候对答如流？
你的对手自信从容地答出了正确答案，你则是支支吾吾说不出话，那这场面试的结果相信可以不言而喻了。
目前，我们可以将同学们大致分为三种类型：
刚刚了解IC设计，什么都不懂：“FIFO是啥？我连数电模电都还没看呢？”科班同学或转行有一段时间：“FIFO我知道，但具体要掌握什么，了解什么？”对FIFO有一定认知的：“我了解FIFO，但我还需要知道怎么去应用，怎么更进一步。”
知其然还要知其所以然，这是一个IC设计工程师需要贯彻始终的理念。
制胜的关键就在于比别人学的更多，为了让大多数同学可以了解FIFO，掌握FIFO，IC修真院年末推出一堂公开课：
数字IC精讲课|教你一步一脚印零基础学懂FIFO
本次课程由IC修真院拥有十多年经验的工程师深入讲解FIFO设计并配套例题，讲练结合。
时间在100分钟左右，从FIFO原理、FIFO应用场景、FIFO深度宽度三个部分展开，帮助大家快速掌握FIFO设计方法。
公开课大纲：
直播过程中我们会统计出大家提的问题，在最后的答疑环节中，老师会统一解答，因为直播时间有限，如果有问题没有来得及回答或者遗漏掉，大家也可以加入我们的IC修真院学习交流群，专门有老师做课后答疑，大家也可以一起讨论，加深学习记忆。
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